W sterowniku PLC stan wyjścia (tu: Q0.1) jest wynikiem logiki programu wykonywanego w cyklu skanowania: sterownik odczytuje wejścia (I0.x), przetwarza je według schematu (np. drabinka LAD/FBD) i na końcu aktualizuje wyjścia (Q0.x).
Aby na Q0.1 pojawiła się "1", musi zostać spełniony warunek logiczny wynikający z programu z rysunku. Poprawna odpowiedź wskazuje zestaw stanów wejść, który jednocześnie spełnia wymagania dla sygnałów występujących w logice jako niezanegowane (muszą mieć stan 1) oraz dla sygnału, który w programie jest użyty w postaci zanegowanej (musi mieć stan 0). W praktyce oznacza to typową sytuację: część wejść działa jak zezwolenia (1), a co najmniej jedno wejście jest traktowane jako blokada/warunek braku zdarzenia (0).
Dlaczego pozostałe kombinacje są błędne?
- Wariant z I0.4=0 odpada, jeżeli I0.4 w programie jest warunkiem koniecznym do załączenia (np. styk NO w szeregu). Wtedy brak "1" na I0.4 uniemożliwia ustawienie Q0.1.
- Wariant z I0.1=0 i I0.2=0 nie spełnia typowego wymogu aktywnych zezwoleń; jeśli I0.1 i I0.2 są w logice niezanegowane, stan 0 przerywa warunek.
- Wariant z I0.3=1 jest niezgodny z sytuacją, gdy I0.3 jest użyte jako sygnał zanegowany (np. kontakt NC lub blok NOT). W takim przypadku "1" na I0.3 powoduje, że zanegowany warunek staje się fałszywy, więc Q0.1 nie może przejść w stan 1.
Wskazówka egzaminacyjna: podczas analizy programu PLC wypisz, które wejścia występują jako warunki "wprost", a które jako "zanegowane", a potem sprawdź każdą odpowiedź jak tablicę prawdy. To zmniejsza ryzyko pomyłki wynikającej z pośpiesznego "liczenia jedynek".
