KWALIFIKACJA ELM6 - STYCZEŃ 2019

PYTANIE NR 30.
Który stan wyjść nie jest możliwy w programie przedstawionym na rysunku?
Ilustracja przedstawia schemat logiczny, który jest częścią egzaminu zawodowego dla technika mechatronika, kwalifikacja E19.
A.
B.
C.
D.
Wyjaśnienie poprawnej odpowiedzi:
Aby %Q0.2=1, bramka NOR musi otrzymać na wszystkich wejściach 0, czyli %I0.1=0 i %I0.2=0.
Wtedy na wejściu R przerzutnika SR pojawia się 1 (reset), a na S jest 0, co wymusza %Q0.1=0. Zatem stan jednoczesny %Q0.1=1 i %Q0.2=1 nie może wystąpić.

Pełne wyjaśnienie:

Na schemacie FBD wyjście %Q0.1 jest wyjściem Q przerzutnika SR, a %Q0.2 jest wyjściem bramki OR z negacją na wyjściu, czyli bramki NOR. Kluczowe jest zauważenie sprzężenia: wyjście NOR jest jednocześnie podane na %Q0.2 oraz na wejście R przerzutnika SR (reset).

1) Warunek na %Q0.2=1 (NOR)
Brama NOR daje 1 wyłącznie wtedy, gdy wszystkie jej wejścia są równe 0. Ponieważ do NOR wchodzą %I0.1 oraz %I0.2, to aby uzyskać %Q0.2=1, musi być spełnione: %I0.1=0 i %I0.2=0.

2) Skutek dla przerzutnika SR
Wejście %I0.1 jest równocześnie podłączone do wejścia S przerzutnika, więc przy %I0.1=0 mamy S=0. Jednocześnie, gdy NOR daje 1, to na wejściu R pojawia się R=1. Dla przerzutnika SR kombinacja S=0, R=1 oznacza Reset, czyli wymuszenie Q=0. To bezpośrednio przekłada się na %Q0.1=0.

3) Wniosek o stanie niemożliwym
Jeśli %Q0.2=1, to automatycznie R=1 i przerzutnik jest resetowany, więc %Q0.1 nie może być 1. Dlatego stan %Q0.1=1 i %Q0.2=1 jest nieosiągalny (sprzeczny logicznie z warunkami działania NOR i SR).

Dlaczego pozostałe stany są możliwe?

  • %Q0.1=0 i %Q0.2=1: to dokładnie przypadek %I0.1=0 i %I0.2=0, który daje NOR=1 oraz reset SR.
  • %Q0.1=1 i %Q0.2=0: NOR=0 występuje dla większości kombinacji wejść; przerzutnik może być ustawiony (S=1, R=0) lub utrzymać stan, więc Q może pozostać 1.
  • %Q0.1=0 i %Q0.2=0: NOR=0 i jednocześnie przerzutnik może być zresetowany lub utrzymywać 0, zależnie od historii stanu i sygnałów S/R.

Na egzaminie warto zawsze wykonać analizę od ograniczającego warunku (tu: kiedy NOR daje 1), a potem prześledzić konsekwencje sprzężeń zwrotnych dla wejść przerzutnika.

Dodatkowe pytania

Dodatkowe pytania (FAQ):
FBD (Function Block Diagram) to graficzny język programowania PLC, w którym logikę buduje się z bloków (np. bramek, przerzutników, timerów) połączonych liniami sygnałowymi. Czytasz go jak schemat: od wejść (%I) przez bloki do wyjść (%Q), uwzględniając sprzężenia zwrotne.
Bramka NOR wygląda jak OR, ale na jej wyjściu jest kółko (negacja). To oznacza, że wynik OR jest odwrócony. W praktyce: NOR daje 1 tylko wtedy, gdy wszystkie wejścia są 0. Ten "bąbelek" jest kluczowy, bo zmienia całe wnioskowanie o stanach.
Przerzutnik SR ma wejścia Set (S) i Reset (R) oraz wyjście Q. Typowo: S=1 i R=0 ustawia Q=1, S=0 i R=1 resetuje Q=0, S=0 i R=0 utrzymuje poprzedni stan (pamięć). Jednoczesne S=1 i R=1 jest zwykle niedozwolone lub zależne od implementacji.
Bo %Q0.2 jest wyjściem NOR. Gdy NOR=1, musi być %I0.1=0 i %I0.2=0. Wtedy na wejściu R przerzutnika pojawia się 1 (reset), a na S jest 0, więc SR wymusza Q=0. To wyklucza jednoczesne %Q0.1=1.
NOR daje 1 wyłącznie w jednym przypadku: gdy wszystkie jej wejścia mają 0. Dla dowolnej jedynki na którymkolwiek wejściu wyjście NOR przechodzi na 0. Na egzaminie warto pamiętać prostą regułę: "NOR=1 tylko dla samych zer".
Najpierw wybierz sygnał kluczowy (np. wyjście NOR) i zapisz warunki jego wartości. Potem sprawdź, gdzie ten sygnał wraca (np. do wejścia R przerzutnika) i jakie wymusza stany. Na końcu oceń, czy wymagany stan wyjść nie jest sprzeczny z tymi wymuszeniami.
Nie. Hold oznacza, że przerzutnik utrzymuje poprzedni stan, ale nadal obowiązują ograniczenia z reszty układu. Jeśli w danym wariancie logiki inne bloki wymuszają R=1 albo S=1, to nie ma hold. Dlatego trzeba analizować bieżące wartości sygnałów, nie tylko "pamięć".
Najczęstsze są: przeoczenie negacji na wyjściu OR (czyli pomylenie NOR z OR), gubienie połączenia wyjścia NOR do wejścia R przerzutnika oraz wnioskowanie "na skróty" bez sprawdzenia warunku NOR=1. Pomaga rozpisanie tablicy prawdy i oznaczenie S oraz R.
To typowe oznaczenia adresów sygnałów w sterowniku PLC: %I (Input) to wejścia, a %Q (Output) to wyjścia. Część po kropce wskazuje bit/kanal w danym bajcie lub słowie, zależnie od systemu. W zadaniu ważne jest, że %I sterują logiką, a %Q są jej wynikami.
Ćwicz rozpoznawanie bloków FBD (SR/RS, AND/OR/NOR) i analizę stanów dla wszystkich kombinacji wejść. Rób notatki: wyjście bloku → gdzie jest podane dalej. Szczególnie trenuj układy ze sprzężeniem zwrotnym, bo tam łatwo o sprzeczność stanów i błędy intuicyjne.
info

To pytanie poprawnie rozwiązuje 65% zdających egzamin. średnie

Eksperci podkreślają: "Aby %Q0.2=1, bramka NOR musi otrzymać na wszystkich wejściach 0, czyli %I0.1=0 i %I0.2=0.Wtedy na wejściu R przerzutnika SR pojawia się 1 (reset), a na S jest 0, co wymusza %Q0.1=0."

Źródła:

  • IEC 61131-3:2013, Programmable controllers – Part 3: Programming languages
  • Wikipedia: "NOR gate" https://en.wikipedia.org/wiki/NOR_gate - accessed 2026-02-27
  • Wikipedia: "SR latch" https://en.wikipedia.org/wiki/Flip-flop_(electronics)#SR_latch - accessed 2026-02-27

Materiały:

  • Dokumentacja/standard IEC 61131-3 (opis języków PLC, w tym FBD)
  • Materiały dydaktyczne z logiki cyfrowej (tablice prawdy bramek, w tym NOR)
  • Instrukcje producentów PLC opisujące bloki SR/RS i działanie FBD (np. poradniki do środowisk IEC 61131-3)

Aktualizacja pytania: 31.03.2026



Aktualizacja pytania: 31.03.2026
📡 Brak połączenia internetowego