Licznik modulo 5 powinien realizować sekwencję pięciu kolejnych stanów (zwykle od 0 do 4), a następnie wracać do zera. Najczęściej osiąga się to przez dekodowanie określonego stanu licznika i wykorzystanie go do wymuszenia zerowania (CLEAR/RESET) przerzutników.
Jeśli licznik jest binarny, to liczba 5 w kodzie binarnym ma postać 101. Oznacza to, że najmłodszy bit ma wartość 1, środkowy bit ma wartość 0, a najstarszy (z rozpatrywanych) ma wartość 1. Bramka AND ma wygenerować sygnał aktywny wtedy i tylko wtedy, gdy na jej wejściach pojawi się kombinacja odpowiadająca temu stanowi. Żeby to zrobić:
- dla bitu, który ma być równy 1, na wejście AND podaje się odpowiednie wyjście Q,
- dla bitu, który ma być równy 0, na wejście AND podaje się zanegowane wyjście (np. /Q albo ¬Q), aby AND widziała "1" wtedy, gdy faktyczny bit ma "0".
W tej logice poprawna para sygnałów do bramki AND jest taka, która odpowiada wykrywaniu stanu 5 przy zadanym przypisaniu bitów do wyjść (np. Q0 jako LSB). Wskazana odpowiedź "x=Q0, y=¬Q2" jest spójna z sytuacją, w której do wykrycia wymagane są: jeden bit równy 1 (pobrany bez negacji) oraz jeden bit, który w danym stanie ma być równy 0 (pobrany po negacji), a pozostałe warunki wynikają z konkretnego schematu na rysunku.
Pozostałe propozycje są niepoprawne typowo z jednego z powodów: dekodują inny stan (np. 3, 6 lub 7 zamiast 5), nie uwzględniają koniecznej negacji dla bitu równego 0 albo tworzą warunek aktywny dla więcej niż jednego stanu, co powodowałoby błędne, przedwczesne zerowanie i brak pracy w modulo 5.
Wskazówka egzaminacyjna: zawsze najpierw zapisz stan, który ma wywołać reset (tu: 5 = 101), a potem zamień "0" na sygnał zanegowany, a "1" na sygnał niezanegowany, zgodnie z oznaczeniami Q w schemacie.
