W języku LD (drabinkowym) działanie programu interpretuje się jak logiczny "obwód": styki reprezentują warunki na sygnałach (wejściach, bitach pamięci), a cewka ustawia stan wyjścia (lub bitu). Diagram czasowy jest zgodny z programem wtedy, gdy każde przejście sygnału wyjściowego 0/1 można wyjaśnić spełnieniem (albo niespełnieniem) warunku logicznego w danym szczeblu.
Jak podejść do takiego zadania na egzaminie:
- Krok 1: Odczytaj, od czego zależy wyjście. Zwróć uwagę na styki NO (przewodzą przy "1") i NC (przewodzą przy "0"). Pomylenie NO/NC jest najczęstszą przyczyną błędu.
- Krok 2: Ustal logikę połączeń: szeregowo zwykle oznacza koniunkcję (AND), równolegle alternatywę (OR). Dopiero potem porównuj z przebiegami.
- Krok 3: Sprawdź, czy w programie występuje podtrzymanie (np. styk od własnego wyjścia) albo element pamięci. Wtedy wyjście może pozostać w stanie "1" mimo chwilowej zmiany jednego z wejść.
- Krok 4: Jeśli pojawiają się elementy czasowe (opóźnienia), to na diagramie wyjście nie zmienia się natychmiast w chwili zmiany wejścia. Wtedy poprawny diagram będzie miał przesunięcie czasowe lub odcinki "zwłoki".
Dlaczego wybór "Diagram 2." jest właściwy: ten przebieg (zgodnie z kluczem odpowiedzi) jako jedyny odwzorowuje wszystkie wymagane momenty załączeń i wyłączeń wynikające z sieci LD, bez dodatkowych impulsów oraz bez brakujących przejść. Pozostałe diagramy typowo odpadają, gdy pokazują zmianę wyjścia w chwili, w której warunek w LD nie jest spełniony, albo nie pokazują zmiany mimo spełnienia warunku (np. przez nieuwzględnienie NC/NO, pamięci lub czasu).
Wskazówka egzaminacyjna: zamiast "zgadywać kształt", zaznacz na osi czasu przedziały, w których warunek logiczny na cewkę jest spełniony. Dopiero potem wybierz diagram, który ma stan wysoki dokładnie w tych przedziałach.
